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亚博-新思科技提供业界首款Compute Express Link(CXL)IP核解决方案,在数据密集型芯片中实现突破性性能

    作者:亚博 时间:2020-01-16

Designware CXL IP核为人工智能、内存扩展和云计算应用提供低延迟和高带宽重点:完整的Designware CXL IP核解决方案建立在新思科技硅验证PCI Express 5.0 IP的基础上,降低了设备和主机应用的集成风险512位CXL控制器支持高效x16链路,以获得最大带宽和极低延迟硅验证的32 GT/s PHY允许在长距离应用中PVT变化范围内有超过36分贝的信道损耗符合CXL标准的VC验证IP可验证所有链路配置(最多16通道和32 GT/s数据速率)的I/O、内存访问和一致性协议功能新思科技CXL控制器、PHY和验证IP解决方案符合CXL 1.1规范,支持所有必需的CXL协议和设备类型新思科技(Synopsys, Inc.,纳斯达克股票代码:SNPS)近日宣布推出其用于人工智能、内存扩展和高端云计算芯片的完整DesignWare® Compute Express Link (CXL) IP核解决方案,其中包含控制器、PHY和验证IP核。CXL协议支持芯片与通用加速器、内存扩展器和智能I/O设备之间的低延迟数据通信,这些设备需要用于数据密集型工作负载的高性能异构计算。新思科技Designware CXL IP核解决方案符合CXL 1.1规范,并支持所有三种CXL协议(cxl.io、cxl.cache、cxl.mem)和设备类型,满足特定应用要求。CXL IP是核在新思科技用于PCI Express 5.0的DesignWare IP核基础上构建而成,已被所有关键市场细分领域的十几家领先半导体公司所采用,并已证明与生态系统中的一系列产品具有良好的互操作性。英特尔研究员、英特尔I/O技术与标准主管Debendra Das Sharma博士表示:“Compute Express Link是新一代异构计算架构的关键促成因素,在这些架构中,CPU和加速器配合使用以提供最先进的解决方案。在新思科技等领先IP核提供商的支持下,我们正在开发一个有望让整个行业受益的稳定、创新型CXL生态系统。”新思科技Designware CXL控制器可帮助设计师实现1GHz的时序收敛,并提供一个强大的512位架构,支持X16链路以获得最大的CXL带宽。此外,CXL控制器还提供可靠性、可用性和可维护性(RAS)功能,有助于维护数据可靠性,同时可成功调试和解决链接问题。32 GT/s PHY允许具有挑战性的长距离应用在功率、电压和温度(PVT)变化范围内出现超过36分贝(dB)的信道损耗。符合CXL标准的VC验证IP核使用内置序列、检查,以及所有链路配置(最多16个信道和32 GT/s数据速率)的覆盖,来验证i/o、内存访问和一致性协议功能。符合CXL标准的SystemVerilog测试套件可加快验证收敛,并作为源代码提供。 新思科技解决方案事业部营销副总裁John Koeter表示:“作为接口IP核领域的领导者,新思科技一直站在为新一代互连(如CXL)开发IP核解决方案的前沿,以帮助设计人员将必要的功能整合进他们的芯片中。利用在PCI Express 5.0方面的专业知识,我们将完整的DesignWare CXL IP核解决方案推向市场,使设计人员能够满足其芯片的内存一致性和快速数据连接要求,同时降低相关风险。”上市和资源新思科技符合CXL标准的PHY IP目前可用于16纳米、10纳米和7纳米FINFET工艺。CXL控制器和符合CXL标准的VC验证IP核现已推出。

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