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【亚博】富士通半导体率先在中国引入28nm SoC设计服务和量产经验

    作者:亚博 时间:2019-05-14

2012年头,富士通半导体公布交付其为中小型IC设计公司量身定制的55nm立异工艺制程(可兼容65nm IP、机能堪比40nm工艺),一度激发中国IC设计业的震动。而在日前在重庆举行的“中国集成电路设计业2012年会暨重庆集成电路逾越成长岑岭论坛”上,富士通半导体又一次带来欣喜,率先将已量产的成熟28nm进步前辈工艺和设计办事带给中国高端SoC设计业者。

图1:富士通在重庆ICCAD上展现了成熟的28nm和40nm设计办事和国表里现实量产案例,激发专业不雅众稠密爱好。

“55nm立异工艺制程(CS250L和CS250S)推出后中国客户的反馈很是好,这和我们当初推出时的定位策略有关,如55nm transistor不变,65nm IP可以重用等,这使得之前65nm客户可以很轻易导入55nm制程。此刻已有2至3家消费类电子的用户在利用了,估计来岁初将会有3个Tape out。” 富士通半导体ASIC/COT营业市场部副司理刘哲密斯介绍说。

假如说高性价比的55nm立异工艺制程是为了一解处在剧烈竞争中的本土中小客户IC设计之“渴”,那末此次富士通半导体带来的成熟已量产的28nm半导体系体例造手艺则是为帮忙中国IC设计业应对高端进步前辈制程SoC设计挑战而生。

高端制程SoC设计的“N只拦路虎”

当半导体系体例程进入40nm工艺节点今后,本钱成为高端SoC设计企业面对的第一只“拦路虎”。以下图2所示为32nm/28nm和22nm/20nm工艺制程投资的各项费用,此中32nm/28nm工艺的出入均衡(Breakeven)为30-40M units,而22nm/20nm工艺的Breakeven更高达60-100M units,如许高的半导体系体例造本钱不只掐住了中小IC业者的喉咙,同样成为高端SoC设计厂商的庞大压力。再加上IP方面不菲的投资和整合验证,财政风险可谓庞大。

图2. 32nm/28nm和22nm/20nm工艺的Breakeven环境。

固然迈向尺寸更小的工艺节点实现了集成度和机能优势,可是设计和制造的复杂度也响应成倍增添,这成为高端SoC设计企业面对的第二只“拦路虎”。刘哲阐发道:“28nm使得一切都变得很是复杂:Double patterning、Layout-dependent effects、New interconnect layers、Difficult design rules、Device variaTIon、New transistors等等。而曾存在在半导体系体例造工艺中的诸如本钱、产量、上市时候、盈利能力、可猜测能力、低功耗(面积)、复杂性等各类问题此刻也仍然存在,不只存在,当工艺尺寸不竭缩小,还会使问题变得加倍糟。”

另外,不要健忘:MulTI-source IP、夹杂旌旗灯号和RF、3D-IC方式、系统级封装等这些新的设计方式也会使SoC设计面对更多的挑战。

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